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于争 博士

北京中鼎畅讯科技有限公司总经理,首席设计师,首席咨询师,于博士信号完整性SIG007创始人。毕业于中国科学院,拥有《信号完整性揭秘-于博士SI设计手记》 《Cadence SPB15.7 工程实例入门》等多本学术及工程技术专著。于博士录制的《Cadence SPB15.7 快速入门视频教程(60集)》至今仍深受欢迎。

2001年,第一块百兆速率PCB的彻底失败让于博士对信号完整性有了初步的认识。凭着对技术的痴迷和刻苦钻研,第二块电路板便一板成功。十几年来,于博士设计的电路板难度越来越大、速率越来越高。电路板层数从2层到4层、6层、8层、12层、14层、18层、24层、28层,信号速率超过12Gbps,单板内单电压轨道电流最大达到70安培。设计过的电路板类型包括业务板卡、大型背板、测试夹具、工装测试板等等。大型背板尺寸达到一米,高速差分互连速率超过5G,板内差分对4千9百多对。10G背板互连长度超过一米。PCB设计均一板成功。近年来,于博士投入了更多的精力来解决工程设计中的难题,不断攻克各种设计难题、不断解决各种工程故障,在多个大型项目中对技术方案和技术手段进行把关决策。在多年不断解决工程难题、挑战更高设计难度的过程中,积累了丰富的设计以及解决问题的经验,对信号完整性设计有了更加深刻的感悟。

目前,为解决企业面临的技术服务难于落地执行的尴尬现状,于博士精心准备了多项落地式技术服务,帮助企业轻松快速的推行高效的PCB设计方法。

针对PCB信号完整性设计难于入手问题,于博士对纷繁复杂的信号完整性设计内容进行了精心提炼,形成了一套系统化、模块化的方法体系,极大的方便了企业的落地执行。同时于博士对知识传递方法进行了仔细研究,把深奥艰涩的信号完整性理论直观化、形象化,极大的降低了信号完整性设计的门槛,从而让更多的企业能从中受益。

 

武老师 首席测试专家 特聘顾问

2005年至今一直在世界500强企业的高速信号完整性实验室,从事信号完整性的研究工作,在长期工作中积累了丰富的信号完整性经验,特别擅长信号完整性的测量分析,信号完整性故障定位;结合良好的实验环境不断探索、研究、解决层出不穷的信号完整性问题的快捷方法,通过测试手段针对信号问题“一针见血,手到病除”。

主要研究方向:TDR 、TRL、 SOLT测试方法研究;高速信道研究,电源完整性测试方法研究、时钟测试方法研究、抖动研究、误码研究、SERDES验证方法研究、高速串行数据测试方法研究、连接器研究。